ZUT - Krajowe Ramy Kwalifikacji / Rok 2018/2019 / Wydział Informatyki / Informatyka (N2) / grafika komputerowa i systemy multimedialne / Sylabus przedmiotu - Synteza systemów rekonfigurowalnych

Wydział Informatyki - Informatyka (N2)
specjalność: grafika komputerowa i systemy multimedialne

Sylabus przedmiotu Synteza systemów rekonfigurowalnych - Przedmiot obieralny II:

Informacje podstawowe

Kierunek studiów	Informatyka
Forma studiów	studia niestacjonarne	Poziom	drugiego stopnia
Tytuł zawodowy absolwenta	magister
Obszary studiów	nauki techniczne
Profil	ogólnoakademicki
Moduł	—
Przedmiot	Synteza systemów rekonfigurowalnych - Przedmiot obieralny II
Specjalność	systemy komputerowe i technologie mobilne
Jednostka prowadząca	Katedra Architektury Komputerów i Telekomunikacji
Nauczyciel odpowiedzialny	Mariusz Kapruziak <Mariusz.Kapruziak@zut.edu.pl>
Inni nauczyciele	Mariusz Kapruziak <Mariusz.Kapruziak@zut.edu.pl>
ECTS (planowane)	2,0	ECTS (formy)	2,0
Forma zaliczenia	zaliczenie	Język	polski
Blok obieralny	14	Grupa obieralna	2

Formy dydaktyczne

Forma dydaktyczna	KOD	Semestr	Godziny	ECTS	Waga	Zaliczenie
wykłady	W	3	10	1,2	0,50	zaliczenie
laboratoria	L	3	10	0,8	0,50	zaliczenie

Wymagania wstępne

KOD	Wymaganie wstępne
W-1	Architektura Systemów Komputerowych.

Cele przedmiotu

KOD	Cel modułu/przedmiotu
C-1	Umiejętność programowania układów rekonfigurowalnych.
C-2	Umiejętność pisania kodów w języku Verilog oraz znajomość języka SystemVerilog.
C-3	Znajomość terminologii dotyczącej syntezy systemów rekonfigurowalnych.

Treści programowe z podziałem na formy zajęć

KOD	Treść programowa	Godziny
laboratoria
T-L-1	FPGA Spartan 3 - karta graficzna	2
T-L-2	FPGA Spartan 3 - moduł UART i komunikacja.	2
T-L-3	FPGA Spartan 3 - picoBlaze.	2
T-L-4	Moduł Altium i jego programowanie.	1
T-L-5	Xilinx Virtex 5 i rekonfigurowalność.	1
T-L-6	Własny projekt do wykonania.	2
		10
wykłady
T-W-1	Układy rekonfigurowalne i układy RISP (Reconfigurable instruction Set Processors)	2
T-W-2	Język Verilog i zaawansowane funkcje.	4
T-W-3	Metodyka i narzędzia syntezy	2
T-W-4	SystemVerilog i synteza poziomu architektury.	2
		10

Obciążenie pracą studenta - formy aktywności

KOD	Forma aktywności	Godziny
laboratoria
A-L-1	Uczestnictwo w zajęciach.	10
A-L-2	Własny projekt.	8
A-L-3	Nauka do zajęć.	4
		22
wykłady
A-W-1	Uczestnictwo w zajęciach	10
A-W-2	Nauka do zaliczenia.	20
A-W-3	Konsultacje	2
		32

Metody nauczania / narzędzia dydaktyczne

KOD	Metoda nauczania / narzędzie dydaktyczne
M-1	Wykład informacyjny.
M-2	Ćwiczenia laboatoryjne.
M-3	Projekt.

Sposoby oceny

KOD	Sposób oceny
S-1	Ocena formująca: Egzamin ustny.
S-2	Ocena formująca: Ocena bieżących osiągnięć na laboratoriach (ocena binarna: pozytywna lub nie).
S-3	Ocena formująca: Ocena projektu.
S-4	Ocena formująca: Prezentacja wybranego przez studenta tematu dotyczącego zagadnienia.

Zamierzone efekty kształcenia - wiedza

Zamierzone efekty kształcenia	Odniesienie do efektów kształcenia dla kierunku studiów	Odniesienie do efektów zdefiniowanych dla obszaru kształcenia	Cel przedmiotu	Treści programowe	Metody nauczania	Sposób oceny
I_2A_D18/O/2-2_W01 Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.	I_2A_W04, I_2A_W06, I_2A_W10	—	C-3	T-W-2, T-W-4, T-L-2, T-L-3, T-L-1, T-L-5, T-L-4	M-1, M-2	S-1, S-4

Zamierzone efekty kształcenia - umiejętności

Zamierzone efekty kształcenia	Odniesienie do efektów kształcenia dla kierunku studiów	Odniesienie do efektów zdefiniowanych dla obszaru kształcenia	Cel przedmiotu	Treści programowe	Metody nauczania	Sposób oceny
I_2A_D18/O/2-2_U01 Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.	I_2A_U08, I_2A_U12	—	C-2	T-W-2, T-W-4, T-L-2, T-L-3, T-L-1, T-L-6	M-1, M-2, M-3	S-2, S-3

Kryterium oceny - wiedza

Efekt kształcenia	Ocena	Kryterium oceny
I_2A_D18/O/2-2_W01 Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.	2,0
	3,0	Student zna język Verilog/VHDL i umie omówić kody w nim napisane. W szczególności umie narysować strukturę odpowiadającemu danemu kodowi.
	3,5	Student zna zaawansowane konstrukcje językowe Verilog/VHDL i odpowiadające im struktury. Umie wymienić także kilka narzędzi tworzenie struktur procesorów i umie używać przynajmniej jedno z nich.
	4,0	Student umie wykorzystać gotowe IPcory/ soft processory do realizacji swojego zadania.
	4,5	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia. Możliwe są tutaj drobne błędy.
	5,0	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia i przedstawić go w kontekście istniejących rozwiązań.

Kryterium oceny - umiejętności

Efekt kształcenia	Ocena	Kryterium oceny
I_2A_D18/O/2-2_U01 Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.	2,0
	3,0	Student umie wykonać kody na układy FPGA na laboratoriach przy pomocy prowadzącego i popełniając drobne błędy.
	3,5	Student umie wykonać bezbłędnie kod z laboratoriów i omówić jego działanie.
	4,0	Student umie zaproponować własne modyfikacje i rozszerzenia do kodu z laboratoriów.
	4,5	Student wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA. Możliwe są tutaj drobne błędy.
	5,0	Student bezbłędnie wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA.

Literatura podstawowa

Bhasker, Verilog HDL Synthesis, A practical primer, Star Galaxy, 2011
Synopsys, FPGA Compiler II, Verilog HDL Reference Manual, Synopsys, 2011
C.M. Maxfield, The Design Warrior's Guide to FPGA, Linacre House, 2011
G. De Micheli, Synteza i optymalizacja układów cyfrowych, WNT, 2011

Treści programowe - laboratoria

KOD	Treść programowa	Godziny
T-L-1	FPGA Spartan 3 - karta graficzna	2
T-L-2	FPGA Spartan 3 - moduł UART i komunikacja.	2
T-L-3	FPGA Spartan 3 - picoBlaze.	2
T-L-4	Moduł Altium i jego programowanie.	1
T-L-5	Xilinx Virtex 5 i rekonfigurowalność.	1
T-L-6	Własny projekt do wykonania.	2
		10

Treści programowe - wykłady

KOD	Treść programowa	Godziny
T-W-1	Układy rekonfigurowalne i układy RISP (Reconfigurable instruction Set Processors)	2
T-W-2	Język Verilog i zaawansowane funkcje.	4
T-W-3	Metodyka i narzędzia syntezy	2
T-W-4	SystemVerilog i synteza poziomu architektury.	2
		10

Formy aktywności - laboratoria

KOD	Forma aktywności	Godziny
A-L-1	Uczestnictwo w zajęciach.	10
A-L-2	Własny projekt.	8
A-L-3	Nauka do zajęć.	4
		22

(*) 1 punkt ECTS, odpowiada około 30 godzinom aktywności studenta

Formy aktywności - wykłady

KOD	Forma aktywności	Godziny
A-W-1	Uczestnictwo w zajęciach	10
A-W-2	Nauka do zaliczenia.	20
A-W-3	Konsultacje	2
		32

(*) 1 punkt ECTS, odpowiada około 30 godzinom aktywności studenta

Pole	KOD	Znaczenie kodu
Zamierzone efekty kształcenia	I_2A_D18/O/2-2_W01	Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_W04	Ma wiedzę z zakresu zaawansowanych technik programowania systemów informatycznych w wybranym obszarze zastosowań
	I_2A_W06	Posiada wiedzę o narzędziach sprzętowo-programowych wspomagających rozwiązywanie wybranych i złożonych problemów w różnych obszarach nauki i techniki
	I_2A_W10	Ma poszerzoną wiedzę dotyczącą trendów rozwojowych i możliwości zastosowania informatyki w wybranych obszarach nauki i techniki
Cel przedmiotu	C-3	Znajomość terminologii dotyczącej syntezy systemów rekonfigurowalnych.
Treści programowe	T-W-2	Język Verilog i zaawansowane funkcje.
	T-W-4	SystemVerilog i synteza poziomu architektury.
	T-L-2	FPGA Spartan 3 - moduł UART i komunikacja.
	T-L-3	FPGA Spartan 3 - picoBlaze.
	T-L-1	FPGA Spartan 3 - karta graficzna
	T-L-5	Xilinx Virtex 5 i rekonfigurowalność.
	T-L-4	Moduł Altium i jego programowanie.
Metody nauczania	M-1	Wykład informacyjny.
Metody nauczania	M-2	Ćwiczenia laboatoryjne.
Sposób oceny	S-1	Ocena formująca: Egzamin ustny.
Sposób oceny	S-4	Ocena formująca: Prezentacja wybranego przez studenta tematu dotyczącego zagadnienia.
Kryteria oceny	Ocena	Kryterium oceny
	2,0
	3,0	Student zna język Verilog/VHDL i umie omówić kody w nim napisane. W szczególności umie narysować strukturę odpowiadającemu danemu kodowi.
	3,5	Student zna zaawansowane konstrukcje językowe Verilog/VHDL i odpowiadające im struktury. Umie wymienić także kilka narzędzi tworzenie struktur procesorów i umie używać przynajmniej jedno z nich.
	4,0	Student umie wykorzystać gotowe IPcory/ soft processory do realizacji swojego zadania.
	4,5	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia. Możliwe są tutaj drobne błędy.
	5,0	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia i przedstawić go w kontekście istniejących rozwiązań.

Pole	KOD	Znaczenie kodu
Zamierzone efekty kształcenia	I_2A_D18/O/2-2_U01	Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_U08	Potrafi wykorzystywać narzędzia sprzętowo-programowe wspomagające rozwiązywanie wybranych problemów w różnych obszarach nauki i techniki
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_U12	Ma umiejętność stosowania zaawansowanych technik programowania i metodyki projektowania systemów informatycznych w wybranym obszarze zastosowań
Cel przedmiotu	C-2	Umiejętność pisania kodów w języku Verilog oraz znajomość języka SystemVerilog.
Treści programowe	T-W-2	Język Verilog i zaawansowane funkcje.
	T-W-4	SystemVerilog i synteza poziomu architektury.
	T-L-2	FPGA Spartan 3 - moduł UART i komunikacja.
	T-L-3	FPGA Spartan 3 - picoBlaze.
	T-L-1	FPGA Spartan 3 - karta graficzna
	T-L-6	Własny projekt do wykonania.
Metody nauczania	M-1	Wykład informacyjny.
	M-2	Ćwiczenia laboatoryjne.
	M-3	Projekt.
Sposób oceny	S-2	Ocena formująca: Ocena bieżących osiągnięć na laboratoriach (ocena binarna: pozytywna lub nie).
Sposób oceny	S-3	Ocena formująca: Ocena projektu.
Kryteria oceny	Ocena	Kryterium oceny
	2,0
	3,0	Student umie wykonać kody na układy FPGA na laboratoriach przy pomocy prowadzącego i popełniając drobne błędy.
	3,5	Student umie wykonać bezbłędnie kod z laboratoriów i omówić jego działanie.
	4,0	Student umie zaproponować własne modyfikacje i rozszerzenia do kodu z laboratoriów.
	4,5	Student wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA. Możliwe są tutaj drobne błędy.
	5,0	Student bezbłędnie wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA.