ZUT - Krajowe Ramy Kwalifikacji / Rok 2018/2019 / Wydział Informatyki / Informatyka (S2) / inżynieria oprogramowania / Sylabus przedmiotu - Synteza systemów rekonfigurowalnych - Przedmiot obieralny IV

Zachodniopomorski Uniwersytet Technologiczny w Szczecinie

Wydział Informatyki - Informatyka (S2)
specjalność: inżynieria oprogramowania

Sylabus przedmiotu Synteza systemów rekonfigurowalnych - Przedmiot obieralny IV:

Informacje podstawowe

Kierunek studiów	Informatyka
Forma studiów	studia stacjonarne	Poziom	drugiego stopnia
Tytuł zawodowy absolwenta	magister
Obszary studiów	nauki techniczne
Profil	ogólnoakademicki
Moduł	—
Przedmiot	Synteza systemów rekonfigurowalnych - Przedmiot obieralny IV
Specjalność	systemy komputerowe i technologie mobilne
Jednostka prowadząca	Katedra Architektury Komputerów i Telekomunikacji
Nauczyciel odpowiedzialny	Mariusz Kapruziak <Mariusz.Kapruziak@zut.edu.pl>
Inni nauczyciele	Mariusz Kapruziak <Mariusz.Kapruziak@zut.edu.pl>
ECTS (planowane)	2,0	ECTS (formy)	2,0
Forma zaliczenia	zaliczenie	Język	polski
Blok obieralny	16	Grupa obieralna	2

Formy dydaktyczne

Forma dydaktyczna	KOD	Semestr	Godziny	ECTS	Waga	Zaliczenie
wykłady	W	3	15	1,2	0,50	zaliczenie
laboratoria	L	3	15	0,8	0,50	zaliczenie

Wymagania wstępne

KOD	Wymaganie wstępne
W-1	Student ma podstawową wiedzę z zakresu architektur systemów komputerowych.

Cele przedmiotu

KOD	Cel modułu/przedmiotu
C-1	Student zna język Verilog w stopniu zaawansowanym.
C-2	Student zna języki VHDL oraz SystemVerilog w stopniu podstawowym/średnio zaawansowanym.
C-3	Student ma wiedzę o budowie i działaniu układów FPGA oraz o warunkach opłacalności ich stosowania.
C-4	Student zna terminologie oraz podstawy metodyczne pracy z dziedziny syntezy układów rekonfigurowalnych.

Treści programowe z podziałem na formy zajęć

KOD	Treść programowa	Godziny
laboratoria
T-L-1	FPGA Editor i reczna edycja struktury FPGA, zaznajomienie się z wewnętrzną organizacją układu FPGA	2
T-L-2	Verilog - podstawowy program do generowania przebiegów czasowych	2
T-L-3	Prosta karta graficzna - obsługa interfejsu VGA i generowanie obrazu przez FPGA - w języku Verilog	2
T-L-4	Przypisania blokujące i nieblokujące, funkcje i zaawansowane konstrukcje języka Verilog	2
T-L-5	Zagadnienia mocy zużywanej przez procesor i samodzielna optymalizacja zużycia mocy przez strukturę zaimplementowaną w CPLD	2
T-L-6	Kod mikroprocesora proceduralnego w strukturze FPGA i ewentualne własne modyfikacje architektury procesora	2
T-L-7	Projekt indywidualny studenta, typu nadajnik/odbiornik RS-232.	2
T-L-8	zaliczenie	1
		15
wykłady
T-W-1	Budowa i rodzaje układów FPGA, CPLD oraz FPAA	2
T-W-2	Język Verilog	4
T-W-3	Język VHDL, przypomnienie i porównanie z Verilogiem	2
T-W-4	Synteza wyzszego poziomu: architektury oraz TLM	2
T-W-5	Język SystemVerilog	2
T-W-6	RISP, Procesory o rekonfigurowalnej liście instrukcji	2
T-W-7	Zaliczenie	1
		15

Obciążenie pracą studenta - formy aktywności

KOD	Forma aktywności	Godziny
laboratoria
A-L-1	Uczestnictwo w zajeciach	15
A-L-2	Przygotowanie do zajec	5
A-L-3	Konkurs	2
		22
wykłady
A-W-1	Uczestnictwo w zajeciach	15
A-W-2	Przygotowanie do zajec	8
A-W-3	Przygotowanie do zaliczenia	8
A-W-4	Udzał w konsultacjach i zaliczeniu formy zajęć	2
		33

Metody nauczania / narzędzia dydaktyczne

KOD	Metoda nauczania / narzędzie dydaktyczne
M-1	Laboratoria - pisanie kodu na układy Xilinx Spartan3.
M-2	Laboratoria - pisanie kodu naukłady Xilinx Virtex 5 zapewniające dynamiczną rekonfigurowalność.
M-3	Wykład informacyjny z elementami dyskusji.
M-4	Projekt pozwalający studentowi wykazać się samodzielną inicjatywą, zakończony konkursem na najlepszą pracę.

Sposoby oceny

KOD	Sposób oceny
S-1	Ocena podsumowująca: Zaliczenie laboratoriów w formie prezentacji i omówienia swoich kodów.
S-2	Ocena podsumowująca: Omówienie i zaprezentowanie projektów własnych wraz z konkusem na najlepszy projekt.
S-3	Ocena podsumowująca: Zaliczenie wykładów w formie ustnej jako odpowiedź na wybrane pytanie z listy wcześniej przygotowanych i przedstawionych studentom.

Zamierzone efekty kształcenia - wiedza

Zamierzone efekty kształcenia	Odniesienie do efektów kształcenia dla kierunku studiów	Odniesienie do efektów zdefiniowanych dla obszaru kształcenia	Cel przedmiotu	Treści programowe	Metody nauczania	Sposób oceny
I_2A_D18/O5/4-1_W01 Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.	I_2A_W04, I_2A_W06, I_2A_W10	—	C-2, C-1	—	M-1, M-2, M-3, M-4	S-1

Zamierzone efekty kształcenia - umiejętności

Zamierzone efekty kształcenia	Odniesienie do efektów kształcenia dla kierunku studiów	Odniesienie do efektów zdefiniowanych dla obszaru kształcenia	Cel przedmiotu	Treści programowe	Metody nauczania	Sposób oceny
I_2A_D18/O5/4-1_U01 Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.	I_2A_U08, I_2A_U12	—	C-1	—	M-1, M-2, M-3, M-4	S-1, S-2

Kryterium oceny - wiedza

Efekt kształcenia	Ocena	Kryterium oceny
I_2A_D18/O5/4-1_W01 Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.	2,0
	3,0	Student zna język Verilog/VHDL i umie omówić kody w nim napisane. W szczególności umie narysować strukturę odpowiadającemu danemu kodowi.
	3,5	Student zna zaawansowane konstrukcje językowe Verilog/VHDL i odpowiadające im struktury. Umie wymienić także kilka narzędzi tworzenie struktur procesorów i umie używać przynajmniej jedno z nich.
	4,0	Student umie wykorzystać gotowe IPcory/ soft processory do realizacji swojego zadania.
	4,5	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia. Możliwe są tutaj drobne błędy.
	5,0	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia i przedstawić go w kontekście istniejących rozwiązań.

Kryterium oceny - umiejętności

Efekt kształcenia	Ocena	Kryterium oceny
I_2A_D18/O5/4-1_U01 Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.	2,0
	3,0	Student umie wykonać kody na układy FPGA na laboratoriach przy pomocy prowadzącego i popełniając drobne błędy.
	3,5	Student umie wykonać bezbłędnie kod z laboratoriów i omówić jego działanie.
	4,0	Student umie zaproponować własne modyfikacje i rozszerzenia do kodu z laboratoriów.
	4,5	Student wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA. Możliwe są tutaj drobne błędy.
	5,0	Student bezbłędnie wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA.

Literatura podstawowa

Maxfield, The Design Warrior's Guide to FPGAs, Linacre house, 2004
G. De Micheli, Synteza i optymalizacja układów cyfrowych, WNT, 1998
S. Sutherland, S. Davidmann, P. Flake, SystemVerilog for Design, A Guide to Using SystemVerilog for Hadrware Desing and Modeling, Sprinter, 2011
J. Nurmi, rocessor Design, System-on-Chip Computing for ASICs and FPGAs, Springer, 2007

Treści programowe - laboratoria

KOD	Treść programowa	Godziny
T-L-1	FPGA Editor i reczna edycja struktury FPGA, zaznajomienie się z wewnętrzną organizacją układu FPGA	2
T-L-2	Verilog - podstawowy program do generowania przebiegów czasowych	2
T-L-3	Prosta karta graficzna - obsługa interfejsu VGA i generowanie obrazu przez FPGA - w języku Verilog	2
T-L-4	Przypisania blokujące i nieblokujące, funkcje i zaawansowane konstrukcje języka Verilog	2
T-L-5	Zagadnienia mocy zużywanej przez procesor i samodzielna optymalizacja zużycia mocy przez strukturę zaimplementowaną w CPLD	2
T-L-6	Kod mikroprocesora proceduralnego w strukturze FPGA i ewentualne własne modyfikacje architektury procesora	2
T-L-7	Projekt indywidualny studenta, typu nadajnik/odbiornik RS-232.	2
T-L-8	zaliczenie	1
		15

Treści programowe - wykłady

KOD	Treść programowa	Godziny
T-W-1	Budowa i rodzaje układów FPGA, CPLD oraz FPAA	2
T-W-2	Język Verilog	4
T-W-3	Język VHDL, przypomnienie i porównanie z Verilogiem	2
T-W-4	Synteza wyzszego poziomu: architektury oraz TLM	2
T-W-5	Język SystemVerilog	2
T-W-6	RISP, Procesory o rekonfigurowalnej liście instrukcji	2
T-W-7	Zaliczenie	1
		15

Formy aktywności - laboratoria

KOD	Forma aktywności	Godziny
A-L-1	Uczestnictwo w zajeciach	15
A-L-2	Przygotowanie do zajec	5
A-L-3	Konkurs	2
		22

(*) 1 punkt ECTS, odpowiada około 30 godzinom aktywności studenta

Formy aktywności - wykłady

KOD	Forma aktywności	Godziny
A-W-1	Uczestnictwo w zajeciach	15
A-W-2	Przygotowanie do zajec	8
A-W-3	Przygotowanie do zaliczenia	8
A-W-4	Udzał w konsultacjach i zaliczeniu formy zajęć	2
		33

(*) 1 punkt ECTS, odpowiada około 30 godzinom aktywności studenta

Pole	KOD	Znaczenie kodu
Zamierzone efekty kształcenia	I_2A_D18/O5/4-1_W01	Student zna języki opisu sprzętu jak Verilog, VHDL oraz SystemVerilog. Zna także podstawowe narzędzia tworzenia struktury procesorów dostosowanych do aplikacji. Rozumie także, że istnieje alternatywa w stosunku do architektur von Neumannowskich.
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_W04	Ma wiedzę z zakresu zaawansowanych technik programowania systemów informatycznych w wybranym obszarze zastosowań
	I_2A_W06	Posiada wiedzę o narzędziach sprzętowo-programowych wspomagających rozwiązywanie wybranych i złożonych problemów w różnych obszarach nauki i techniki
	I_2A_W10	Ma poszerzoną wiedzę dotyczącą trendów rozwojowych i możliwości zastosowania informatyki w wybranych obszarach nauki i techniki
Cel przedmiotu	C-2	Student zna języki VHDL oraz SystemVerilog w stopniu podstawowym/średnio zaawansowanym.
Cel przedmiotu	C-1	Student zna język Verilog w stopniu zaawansowanym.
Metody nauczania	M-1	Laboratoria - pisanie kodu na układy Xilinx Spartan3.
	M-2	Laboratoria - pisanie kodu naukłady Xilinx Virtex 5 zapewniające dynamiczną rekonfigurowalność.
	M-3	Wykład informacyjny z elementami dyskusji.
	M-4	Projekt pozwalający studentowi wykazać się samodzielną inicjatywą, zakończony konkursem na najlepszą pracę.
Sposób oceny	S-1	Ocena podsumowująca: Zaliczenie laboratoriów w formie prezentacji i omówienia swoich kodów.
Kryteria oceny	Ocena	Kryterium oceny
	2,0
	3,0	Student zna język Verilog/VHDL i umie omówić kody w nim napisane. W szczególności umie narysować strukturę odpowiadającemu danemu kodowi.
	3,5	Student zna zaawansowane konstrukcje językowe Verilog/VHDL i odpowiadające im struktury. Umie wymienić także kilka narzędzi tworzenie struktur procesorów i umie używać przynajmniej jedno z nich.
	4,0	Student umie wykorzystać gotowe IPcory/ soft processory do realizacji swojego zadania.
	4,5	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia. Możliwe są tutaj drobne błędy.
	5,0	Student umie przedstawić publicznie własny oryginalny kod wybranego zagadnienia i przedstawić go w kontekście istniejących rozwiązań.

Pole	KOD	Znaczenie kodu
Zamierzone efekty kształcenia	I_2A_D18/O5/4-1_U01	Student umie samodzielnie napisać kod i uruchomić system z wykorzystaniem układów FPGA i CPLD.
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_U08	Potrafi wykorzystywać narzędzia sprzętowo-programowe wspomagające rozwiązywanie wybranych problemów w różnych obszarach nauki i techniki
Odniesienie do efektów kształcenia dla kierunku studiów	I_2A_U12	Ma umiejętność stosowania zaawansowanych technik programowania i metodyki projektowania systemów informatycznych w wybranym obszarze zastosowań
Cel przedmiotu	C-1	Student zna język Verilog w stopniu zaawansowanym.
Metody nauczania	M-1	Laboratoria - pisanie kodu na układy Xilinx Spartan3.
	M-2	Laboratoria - pisanie kodu naukłady Xilinx Virtex 5 zapewniające dynamiczną rekonfigurowalność.
	M-3	Wykład informacyjny z elementami dyskusji.
	M-4	Projekt pozwalający studentowi wykazać się samodzielną inicjatywą, zakończony konkursem na najlepszą pracę.
Sposób oceny	S-1	Ocena podsumowująca: Zaliczenie laboratoriów w formie prezentacji i omówienia swoich kodów.
Sposób oceny	S-2	Ocena podsumowująca: Omówienie i zaprezentowanie projektów własnych wraz z konkusem na najlepszy projekt.
Kryteria oceny	Ocena	Kryterium oceny
	2,0
	3,0	Student umie wykonać kody na układy FPGA na laboratoriach przy pomocy prowadzącego i popełniając drobne błędy.
	3,5	Student umie wykonać bezbłędnie kod z laboratoriów i omówić jego działanie.
	4,0	Student umie zaproponować własne modyfikacje i rozszerzenia do kodu z laboratoriów.
	4,5	Student wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA. Możliwe są tutaj drobne błędy.
	5,0	Student bezbłędnie wykonał i omówił swoje własne rozwiązanie niebanalnego kodu na FPGA.